AI+EDA怎么玩？芯行纪交出首份答卷

过去几年，国内先后涌现一批EDA初创公司。成立于2020年的芯行纪科技有限公司（以下简称“芯行纪”）凭借其前瞻性的技术布局和创新实力，已然成为中国EDA行业不可或缺的重要角色。

“芯行纪是一家聚焦于数字实现EDA研发的企业。”芯行纪销售副总裁陶然在日前举办的ICCAD-Expo 2025现场介绍。

基于机器学习技术，布局多款创新工具

众所周知，数字芯片的设计全流程分为前端设计和后端设计。其中数字前端以设计架构为起点，以生成可以布局布线的网表为终点。其整个流程的目的是用设计的电路实现想法。主要工作内容包括基本的RTL编程和仿真，前端设计还可以包括IC系统设计、验证、综合、逻辑等值验证等；

而数字后端则以布局布线为起点，以生成可以提交给晶圆厂进行流片的GDSII文件为终点。简而言之，就是将设计的电路制造出来，在工艺上实现想法。在过去，关于数字芯片后端设计的工作，不少人可能会有误解。例如有些人会把后端的工作局限于“跑flow”或“画版图”的。

实际上，随着工艺的迭代，市场对低功耗有了更严苛要求，数字实现的重要性也与日俱增。诸如物理设计中的拥塞、先进工艺节点下对 PPA（性能、功耗、面积）的极致优化以及芯片制造过程中日益增长的复杂性等问题给工程师和EDA供应商提出了更高要求。

此种情况下，芯行纪通过提供极具竞争力的数字后端EDA为客户提供支持。官方资料显示，芯行纪数字实现EDA产品矩阵涵盖多款创新工具，包括但不限于国内首款全自研数字布局布线工具AmazeSys、智能布局规划工具AmazeFP、机器学习优化工具AmazeME-FP和AmazeME-Place、一站式工程优化修复工具AmazeECO、快速DRC & DFM收敛工具AmazeDRCLite，以及工业软件许可文件管理系统Industriallm等产品。


 
其中，AmazeSys是应用于数字芯片物理设计领域的布局布线工具，包含宏单元布局规划、电源规划、布局、时钟树综合、布线、优化、寄生参数提取以及时序功耗分析等全功能模块，支持先进工艺制程下的超大规模设计，可完成数字芯片从Netlist到GDS的完整设计流程，快速达成性能、功耗、面积优化等设计目标, 实现设计端到制造端的交付。

智能布局规划工具AmazeFP在兼顾性能、功耗和面积（PPA）的同时，提供了高度智能的拥塞感知、便捷的数据流分析和宏单元自动整理对齐功能，有效解决当前数字芯片在后端设计阶段的布局规划节点面临的经验值需求高、手工耗时长、数据流结构分析不够深入、设计目标收敛性差等难题，助力用户在后端设计初期快速有效地获取高质量布局规划方案，减少迭代次数，从而节约大规模设计的研发成本，提速产品上市时间。

AmazeME-FP，则是在AmazeFP基础上推出的AI配套工具，将机器学习技术引入到AmazeFP的解空间探索中，能够快速探索数百倍甚至更多的庞大解空间，无需用户手动调参，同时配备优异且精准的数据、图形分析功能，可为用户提供高效便捷的设计体验。在应对高难度、宏单元数量巨大的设计时，AmazeME-FP可以帮助用户极大提高效率，得到PPA（性能、功耗、面积）更好的Floorplan（布局规划）。

机器学习优化工具AmazeME-Place则基于机器学习算法，探索P&R工具的“Placement + Optimization”联合优化策略。它将时序WNS、时序TNS、静态功耗、动态功耗、总线长、阻塞等指标进行多维度考核，在各引擎参数构成的巨大解空间里探索分析和迭代优化有效参数，找到多维度指标上的最优解，给出实现布局阶段的最佳PPAC指标的参数集。

来到一站式工程优化修复工具AmazeECO，则是一款可应对挑战性设计快速指标收敛的数字后端一站式优化修复工具。凭借其内嵌的丰富核心引擎以及智能化特点，AmazeECO可精准、高效地实现时序、功耗、物理设计规则的优化和修复收敛, 加速用户完成整体后端流程，帮助用户在对违例进行修改调整的同时，确保其余部分的布局布线、时序、功耗等不受影响，以最短的时间顺利推进至流片节点。

快速DRC & DFM收敛工具AmazeDRCLite，则是针对国内先进工艺进行布局布线阶段设计规则检查（DRC）收敛，能在极小单位时间内快速地通过高效的方式修复数量巨大的规则违例。

工业软件许可文件管理系统Industriallm则具备安全、灵活和性能稳定的特点，支持云端部署，提供丰富的许可类型，管理平台交互友好。作为一款功能全面、便捷易用的工业软件许可文件管理系统，Industriallm从许可文件生成、分发到激活、管理，全方位保障软件产品的安全授权使用，提高工业软件供应商的许可文件管理效率，并进一步优化终端用户的授权软件使用体验。

从以上介绍中的智能和机器学习表述中，都让人联想到AI。尤其是在AI+EDA非常火热的当下，芯行纪能借助这个技术给芯片工程师提供多少支持，非常引人关注。

AI驱动的数字实现EDA，重塑芯片设计生产力

芯行纪资深工程总监陈小利在ICCAD-Expo 2025演讲中介绍，AI技术在数字实现布局布线、时序优化、DRC收敛等环节的关键作用突显，极大提升了设计效率与结果质量。她指出，在云技术和异构计算提供可扩展计算资源支持下，AI技术给EDA带来的新机遇，包括但不限于Verilog LLM、前端RTL代码自动生成、资源预测模型、智能版图规划、Test pattern 模型、仿真与验证Al辅助、DFT辅助、PPA预测模型以及后端PPA优化参数调节等几个方面。
 

 
芯行纪销售副总裁陶然在与半导体行业观察沟通时也指出，AI和EDA融合，目前的落地方式主要有两种：一是通过类似于增强学习做自动优化调参；另一种是近年来随着大语言模型兴起，很多EDA公司会把大语言模型用在EDA设计流程上，通过交互式的方法让工具可以更高效地自动产生一些脚本，或帮写一些代码，从而带来PPA和效率的大幅提升。



在陶然看来，只有这两个还远远不够，我们还需要在其他方面寻找AI赋能EDA的做法。例如我们是否可以构建一个集成电路设计类数据库的大模型，让EDA工具更智能的优化设计，或更有针对性地针对不同的Design做定制化优化设计。
“国产EDA任务艰巨，我们要和业界EDA合作伙伴、用户更加紧密地合作，芯行纪有数字实现全自研的能力，在对引擎研发的每个环节了如指掌的情况下加入智能的要素会让EDA变得越来越高效和具有突破性。”在展望未来时，陶然如是说。