联手国产EDA，本土RISC-V的最优解

在地缘政治格局剧烈变化的时代，美国的出口管制条例在持续遏制中国在高性能计算、先进制造及设备、AI领域和EDA/IP领域的技术进展。特别在近期针对EDA的禁售与恢复的风波可见，EDA/IP已经成为与人工智能AI芯片、航空发动机并列，作为国家级的战略压制的三个重要领域。

双引擎推进，主动突围

在AI芯片领域，RISC-V凭借开源、灵活等特点，覆盖了从通用计算到专用领域的全场景需求，是国产智算生态中的重要突破方向，将处理器性能提升从“拼制程”的管制困境，走出“拼架构”的解决之路。RISC-V 国产化搭配国产EDA，将是突破针对AI芯片制裁的最优解。

近年来，RISC-V架构已从早年认知的低端、物联网、工业控制、嵌入式领域，快速扩展到高性能计算、数据中心、人工智能、智能汽车等领域，凭借其开源、自主、可定制的特性，成为全球处理器架构中自主化程度最高的"第三极"。与其他架构相比，RISC-V摆脱了x86的历史包袱和ARM的授权限制，实现了从指令集架构到芯片设计的完全自主可控，是目前自主性最全面的技术领域。这种高自主性不仅体现在芯片层面，更延伸到操作系统适配、编译器优化等整个软件生态。

另一方面，EDA与IP也是中国科技自主化进程中的关键一战，是国家战略层级的核心问题之一。本轮针对EDA的卡喉战，足以表明EDA和IP的重要程度以及这个产业自主可控的迫切性。中国需要自主可控的EDA和IP支撑，不惧任何国家技术压制。

随着RISC-V在高性能计算领域向多核架构演进，针对芯片验证、软硬件协同验证带来了更多挑战，合见工软凭借自主可控的完整数字EDA验证工具、IP及系统级工具，为国产RISC-V开发演进和生态建设做出有力支撑。

国产三剑合并，突破技术封锁困局

今年年初DeepSeek大模型带来的智算时代突破，通过高效的模型架构设计和优化的算法实现，大幅降低了AI对算力资源的严苛需求，因此，RISC-V芯片借AI的爆发迎来发展新契机，推动更多的开发者投入到RISC-V的算力芯片开发中，使该技术成为AI时代数字基础设施的理想算力底座。

 
合见工软副总裁吴晓忠
 
合见工软副总裁吴晓忠在采访中表示：“目前整个RISC-V芯片领域，基本上都是中国企业在推进，未来RISC-V芯片或成为中国芯片的崛起力量。国产三剑合并‘RISC-V芯片+国产EDA+开源大模型’将有望成为国家AI智算产业自主可控的核心方向。合见工软是国产数字EDA龙头企业，以本地化的研发支持和创新的架构设计，和RISC-V芯片企业深度合作探索。本土EDA企业与国际EDA企业对比具有天然优势，可以更贴近本土芯片企业需求，更灵活的支撑处理器芯片的验证效率与性能提升需求，同时与DeepSeek开源大模型进行适配，应用AI智能平台探索芯片设计与验证的全周期解决方案，进行技术的协同创新。”

同时，RISC-V生态也在加速完善，操作系统、工具链和行业标准逐步成熟。合见工软与国内RISC-V多家头部企业，共同合作探索构建超大规模众核芯片系统的全周期验证解决方案。

完整数字验证流程支持RISC-V创新

RISC-V处理器基于公开、开放的架构，可以做更多软硬件定制与优化，因此对芯片的验证与设计提出了更多有别于传统数字大芯片对EDA的要求。

随着RISC-V在更多的AI领域中应用，对处理器芯片的性能提升提出了更严苛的需求，在芯片验证过程中面临着挑战：

规模大：多核CPU系统包含复杂的总线、多级缓存和DDR4、UART等接口 ，逻辑规模远超单片FPGA容量。传统FPGA平台资源不足，且手动分割设计的方式困难且极易出错，Porting周期极长。

性能与兼容性难题：RISC-V架构在AI应用中面临着性能优化与不同软件、硬件环境的兼容性挑战，需要确保在各种复杂场景下都能正确高效运行。要求在FPGA上实现足够高的运行速度，从而运行操作系统并进行有意义的软硬件协同验证。

功能验证可靠性和稳定性问题：随着AI应用对处理器性能要求的提升，RISC-V IP的验证工作变得更加复杂和繁琐，以确保处理器对各种AI算法及框架的稳定支持。 

合见工软吴晓忠表示：“在RISC-V芯片这一领域，中国创新力量表现尤为突出，以香山、玄铁和赛昉为代表的国产RISC-V处理器在高性能计算方面取得显著突破，合见工软与这些头部企业都有深入的技术合作，为RISC-V芯片开发验证提供了高性能的验证开发解决方案。合见全场景硬件验证系统UVHS，在开芯院"香山"第二代南湖架构和第三代昆明湖架构RISC-V处理器项目合作中，实现了16核大系统的软硬件协同实测验证。在达摩院玄铁高性能RISC-V处理器C920的开发中，助力玄铁32核处理器系统的验证调通，提升了处理器的开发验证效率。在赛昉科技一致性片上网络（NoC）IP StarNoC-700适配赛昉Dubhe系列RISC-V处理器核心（Dubhe-70/83）这一关键项目中，快速验证了NOC网络中的核间一致性、多核性能线性度以及带宽线性度。为国产高性能算力芯片的开发提供了强有力的支撑。”

UVHS带来了大规模 FPGA 平台与自动化工具链，其强大的自动分割技术是大型硬件验证平台解决大设计验证的关键，时序驱动分割助力高性能系统运行并进行有意义的软硬件协同验证 ，双模系统Emu/原型切换带来多种调试手段，解决复杂的多核系统问题，并快速实现调试，其特性包括：

智能化自动分割技术将大型系统快速编译移植：可以将大的多核设计能够分割到多片FPGA上。UVHS的自动分割技术将整个过程完全自动化，大幅简化了工程师的手动工作，更容易将ASIC风格的RISC-V RTL代码快速迁移到FPGA平台。

高运行性能显著缩短软件运行时间：基于Xilinx新型FPGA平台，UVHS系统全局时序驱动的智能自动分割技术可以将运行性能推至更高，从而得以更高的效率来优化软件开发的项目周期。

大规模系统级联：UVHS系统支持大系统级联，最多可以级联上百亿逻辑门的规模。目前已经在更多商用客户成功部署级联，实现了最大160片VU19P FPGA的级联，满足HPC超大系统规模验证的需求。对于未来RISC-V大型系统扩展可以提供可靠的技术支撑。

丰富的高速接口和存储模型：UVHS提供了丰富的高速接口和存储模型 ，支持PCIe Gen5、MIPI CSI2/DSI2、Ethernet 1G-800G等多种接口，以及DDR5、DDR4、LPDDR5、LPDDR4、HBM3等存储模型，帮助RISC-V生态的用户快速搭建完整的验证场景。

丰富的调试手段：UVHS系统支持UHD无限深度波形调试、触发、异步寄存器读回等功能，类似仿真方式的波形调试功能，显著提高了调试效率和问题定位能力。DDR及SRAM后门访问也较大程度增加用户调试的便利性。

2023年合见工软发布了第一代全场景验证硬件系统 UVHS，经由市场打磨，已在多家客户的主流大芯片项目中部署，实现了多家客户全芯片级别的软硬件验证并协助客户成功流片迭代，客户包括中兴微电子、燧原科技、清华大学、达摩院玄铁、北京开源芯片研究院等。

值得一提的是，今年6月，合见工软更是推出了下一代验证硬件产品——全场景验证硬件系统UniVista Unified Verification Hardware System Gen2（UVHS-2），最大可级联高达192片AMD Versal™ Premium VP1902 Adaptive SOC，为大规模 ASIC/SOC 软硬件验证提供多样化应用场景设计，可广泛适用于 AI 智算、数据中心、HPC 超算、智能驾驶、5G 通信、智能手机、PC、IoT 等各类芯片的开发过程。作为高效的软硬件验证解决方案，UVHS-2能够大幅缩短芯片验证周期，加速芯片上市进程。

此外，合见工软混合虚拟原型方案可以灵活的基于RISC-V芯片开发在模型和硬件之间切换，从而给用户特别是软件开发的用户提供便捷的开发平台，推动 RISC-V技术创新并加快下一代产品技术的上市时间。

合见工软将与合作伙伴一起持续推动验证工具接口标准化，促进产业链各方高效协作，为CPU设计和集成厂商建设系统级方案建设，提供从工具、方法学到技术支持的系统级配套解决方案。并为更多的RISC-V设计企业提供强大的EDA工具和服务，降低高性能CPU的验证门槛，支持创新技术的规模化商业落地，让RISC-V真正成为中国科技创新的强大引擎。