CEA-Leti：FD-SOI技术迈向10nm以下

9月25日，在第十届上海FD-SOI论坛期间，CEA-Leti 硅组件部门副主管Martin Gallezot发表了题为《迈向 10nm 以下 FD-SOI 技术》的主题演讲，分享了公司最新路线图，明确指出FD-SOI技术正在向10nm及以下节点迈进，不仅在功耗控制、射频性能方面展现出显著优势，更通过自适应背偏压技术实现了能效的跨越式提升。

CEA-Leti 硅组件部门副主管Martin Gallezot

Martin Gallezot指出， FD-SOI技术的核心优势体现在背偏压（Back Bias）与射频（RF）性能两大差异化特性上。通过动态调整晶体管的体偏压，可以在不改变电路结构的情况下实现功耗与性能的灵活平衡。


研究表明，在22FDX工艺中，自适应背偏压技术可带来高达50%的功耗降低或40%的性能提升，效果相当于跃迁至下一代制程节点。这一特性使得FD-SOI尤其适用于对功耗敏感的可穿戴设备、物联网终端以及需长时间待机的汽车电子系统。


在技术演进方面，CEA-Leti提出了从28nm、22nm直至10nm和7nm的FD-SOI发展路径。与28nm 节点相比，10nm节点预计将实现晶体管密度提升4倍，在同功耗下性能提升约1.9倍，或在同性能下功耗降低至五分之一。此外，10nm FD-SOI将采用栅极优先工艺，成为该技术路线中最先进的节点之一。在射频性能方面，目标频率将突破450GHz，满足未来毫米波通信对高频响应的需求。


为实现这些目标，CEA-Leti的技术团队聚焦于多项关键模块进行了优化，包括：超薄硅层与埋氧层的控制、应变工程提升载流子迁移率、低介电常数间隔层的引入、以及新型非易失性存储器的集成等。特别是在静电控制方面，更薄的埋氧层有助于增强背偏压效应，而每一纳米的精度都至关重要。

除了工艺层面的创新，CEA-Leti也强调了设计与工艺的协同优化的重要性。对此，Martin Gallezot透露：“通过将器件模型、设计规则、标准单元库与工艺参数深度融合，可以在不牺牲可靠性的前提下进一步挖掘技术潜力。目前，10nm FD-SOI的工艺设计工具包（PDK）与设计平台已在逐步释放中，预计将在2025至2029年间完成多个版本的迭代，支持从逻辑合成到物理实现的完整设计流程。”


当然，机遇与挑战往往是并存的，FD-SOI技术仍面临射频性能进一步提升、高压器件集成、嵌入式存储解决方案及背偏压效应增强等挑战。

不过，从CEA-Leti的步调来看，7nm节点的开发已被列为下一阶段的重要目标，预示着FD-SOI技术将在更先进的制程节点上继续发挥其低功耗、高灵活性的独特价值。