英特尔18A-P深度解读：技术增强之外，是代工信任的重建

随着全球半导体制造正式驶入纳米片全环绕栅极（GAA）时代，各大晶圆厂在先进工艺节点上的肉搏战已进入白热化。在这场关乎算力未来的制程跨越中，英特尔代工（Intel Foundry）正在将筹码全面压在两大核心杀手锏上：RibbonFET（GAA）与 PowerVia（背面供电）。
 
本周，在2026年VLSI（超大规模集成电路）国际研讨会上，英特尔代工不仅披露了其旗舰节点 Intel 18A 的最新量产进展，更是首次对外公布了该家族的首款性能增强版节点——Intel 18A-P。在当前18A节点已进入量产冲刺的当下，18A-P的风险试产无异于在高性能计算（HPC）与 AI 芯片市场投下了一枚重磅炸弹。
 
英特尔代工的底层逻辑：先谈“信任”
 
在 2026 VLSI 期间，英特尔举办了一场媒体交流会。作为英特尔代工副总裁兼Intel 18A制程节点系列产品开发负责人，拥有斯坦福大学电气工程博士学位的 Chris Auth 并没有一上来就罗列枯燥的 PPA 性能指标，而是先抛出了一个核心关键词：信任。
 
对于今天的 Intel Foundry 而言，“信任”恰恰是最核心的技术与商业课题。
 
过去几年，英特尔一直试图重新回到先进代工竞争的中心。它拥有RibbonFET、PowerVia、High-NA EUV等极具辨识度的技术路线，也拥有美国本土先进制造产能的战略稀缺性。但对外部客户来说，决定是否把下一代芯片押注给一家代工厂，看的不只是技术路线是否激进，而是它能不能按时交付、能不能稳定爬坡、能不能提供足够完整的IP、EDA工具和客户服务体系。
 
Chris Auth对“信任”的定义非常直接：Chris Auth指出，重塑行业信任依赖于三大支柱：全球产能、可预测的执行力以及完善的IP生态。客户希望看到可预测的时间表。代工厂说在某个日期交付某项技术，并达到某种性能，就必须真的按时、按质交付。
 
因此，此次Intel 18A-P进展的发布，不单单是一个孤立的性能增强节点，它更像是Intel Foundry对外证明自身执行力的一次关键节点：去年承诺今年交付，如今进入风险试产。所谓风险试产，意味着工艺尚未完成全部认证，但已有足够数据支撑英特尔开始提前生产，并预期这些die最终能够出货给客户。这是从研发向量产过渡的重要里程碑。
 
18A的硬核底座：RibbonFET与PowerVia
 
要了解18A-P，必须先回到Intel 18A本身。
 
根据英特尔公布的最新 Defect Density（D0，缺陷密度）演进曲线，自2024年第三季度以来，18A的缺陷密度呈现出极其陡峭的下降曲线。根据Chris Auth介绍，Intel 18A已在Panther Lake上导入，目前正在全面量产爬坡。缺陷密度走势符合预期，良率也在随着技术磨合持续提升。
 
 
 
Intel 18A有两项最重要的技术创新：RibbonFET和PowerVia。前者是英特尔的GAA晶体管实现方式，后者则是背面供电技术。这两项技术共同构成了英特尔先进制程路线中最重要的差异化资产。
 
RibbonFET的关键在于，英特尔采用的是四条纳米带结构，而不是部分GAA方案中常见的三条纳米带。Chris Auth强调，四条ribbon可以带来更大的驱动电流，这对于高算力应用尤其重要。对于CPU、AI加速器和数据中心芯片而言，晶体管驱动能力直接关系到频率、功耗和性能密度。
 
但真正让18A区别于传统先进节点的，是PowerVia。
 
在传统芯片结构中，电源线和信号线都位于晶体管正面。随着制程持续缩小，互连线越来越窄，电源网络和信号网络之间的矛盾越来越尖锐。电源线希望尽可能粗，以降低电阻和压降；信号线则希望获得更多布线空间，减少串扰和拥堵。两者挤在同一侧，最终必然出现空间争夺。
 
PowerVia的思路，是把电源网络从正面移到晶圆背面，让电力从背面更直接地输送到晶体管。这样做有两个直接好处：一是降低供电路径上的损耗，二是释放正面的布线资源，让信号线获得更好的互连环境。
 
目前，Intel 18A正在美国的两座晶圆厂内加速量产，除了率先为英特尔自家的多款下一代客户端产品（如 Intel Core Ultra系列）提供核心动力外，面向数据中心的产品也紧随其后。正是得益于18A平台工艺的快速成熟，英特尔才有底气在此时推出它的“威力加强版”——Intel 18A-P。
 
从技术节点走向客户平台：18A-P增强了什么？
 
Intel 18A-P是18A家族的第一个性能增强演进版本。Chris Auth将18A定义为Base Process，而18A-P则是其Superset，即在兼容18A基础设计的前提下，进一步扩展性能、器件选项和设计灵活性。
 
这是代工平台化的典型逻辑：一个节点不只是一次性工艺发布，而是一组可以持续演进、持续扩展、服务不同客户需求的平台。
 
18A-P新增了几类关键能力。
 
第一，是面向低功耗和高性能应用的全新器件选型。不同客户对性能和功耗的诉求不同，有的客户追求最高频率，有的客户追求最低功耗，有的客户更关注能效平衡。18A-P通过更多器件选项，让客户在设计时获得更细颗粒度的选择。
 
第二，是被英特尔称为Power Boost的双接触、低电阻晶体管结构。它基于背面供电能力，在不增加面积的情况下，为晶体管提供更好的电流路径，从而提升性能。
 
第三，是新增第5组逻辑Vt配对。Vt，即阈值电压，是芯片设计中调节速度、功耗和漏电的重要旋钮。更多Vt选项意味着设计者可以更灵活地平衡关键路径性能与整体功耗。
 
 
 
第四，是偏差角收紧。Chris Auth特别解释，所谓skew corner tightening，指的是客户在工艺中看到的晶体管速度分布范围变窄。18A-P成功将 Skew Corner缩紧了 33%，配合明显改善的工艺偏差，这不仅意味着芯片在实际运行中的电压余量可以压得更低，更直接提升了高频运行下的成品率。
 
性能实测：功耗降低18%，性能提升9%
 
在具体PPA指标上，英特尔给出了几组直接数据。
 
与Intel 18A相比，Intel 18A-P在相同功耗下性能可提升9%，或在相同性能下功耗可降低18%。
 
Chris Auth在沟通中特别强调，它们并不是只存在于单一电路或单一电压点。英特尔使用一个Arm核心子模块进行对比测试，在18A和18A-P上分别覆盖0.55V到0.95V的不同电压区间。结果显示，在多个电压点上，18A-P都能呈现相对一致的速度提升或功耗降低。比如在0.75V附近，功耗不变时可看到约9%的速度提升；如果频率保持不变，则功耗约降低18%。
 
 
这组数据释放了两个信号。
 
其一，英特尔有意用Arm核心子模块来证明18A-P不是只服务自家x86产品，而是面向外部代工客户也具备可验证收益。对于Intel Foundry而言，这是一个非常关键的姿态。代工业务必须证明自己对不同架构、不同客户、不同设计风格足够中立和开放。
 
其二，18A-P的收益不只来自晶体管单点提升，而是来自器件结构、背面供电、Vt选项、互连和热管理的综合优化。先进节点进入GAA和背面供电时代后，PPA提升越来越不是单一变量决定的，而是系统级协同结果。
 
这也是为什么18A-P值得被视为一个平台增强，而不是简单的晶体管改版。
 
l W1、W1.5与W3P：器件选项变得更丰富
 
在18A-P的新器件选项上，与Intel 18A相同，Intel 18A-P提供两种单元高度：180nm和160nm），接触栅极间距为50nm。在此基础上引入了全新的器件矩阵，包括用于低功耗优化的W1和W1.5器件，以及用于追求物理极限的高性能器件W3P。
 
 
芯片设计人员在设计中所看到的俯视图布局
 
W1意味着更窄的扩散区，晶体管切换时功耗更低，适合那些对频率要求不极端、但对能耗敏感的场景。W1.5则在180nm单元高度上提供一个中间档位，让设计者不必在高性能和低功耗之间做过于粗糙的二选一。
 
另一类关键器件是W3P。它的核心王牌是引进了Power Boost 架构。从英特尔披露的超高倍率 TEM/SEM 截面电镜图可以清晰窥见这一工艺奇迹：晶体管的前侧接触（Front Side Contact）自上而下直达外延源极（Epitaxial Source）；而在外延源极的下方，直接背侧接触（Direct Back Side Contact）紧密贴合，并与底部的背面互连层及穿透硅衬底的 PowerVia 垂直相连。
 
 
超高倍率TEM/SEM截面电镜图（右）
 
Chris Auth用一个非常形象的比喻解释了双接触结构。对于RibbonFET而言，四个沟道的电流最终都要汇聚到源极区域。如果只有正面触点，所有电流都必须通过同一个出口，就像礼堂里所有人只能从同一扇门进出，会造成明显拥堵。Power Boost的做法，是在背面再打开一扇门。借助PowerVia，晶体管不仅可以通过正面触点导出电流，也可以通过直接背面触点形成额外路径。这样一来，电流拥挤被缓解，局部电阻降低，器件性能得到提升。
 
更关键的是，Chris Auth强调，Power Boost在面积上是中性的。也就是说，相比18A，它不需要额外增加晶体管面积，而是在原本已经存在的结构空间中增加直接背面触点。
 
攻克GAA自加热顽疾，热阻改善20%到40%
 
18A-P还有一个非常值得关注的指标：热阻改善20%到40%。
 
GAA 架构虽然电学性能优异，但其多层纳米片悬空包裹的物理特性带来了一个致命的副作用——自加热效应（Self-Heating Effect）。热量被困在通道内部散不出去，不仅影响寿命，还会导致高温下的频率跌落。更糟糕的是，引入背面供电（PowerVia）后，传统的散热路径被完全打乱。
 
英特尔是如何做到的？Chris Auth透露，18A-P在散热方面做了两件事。
 
第一，减薄thermal handler wafer区域，并换用新材料，以降低热阻。第二，引入能够“感知热”的EDA工具。在芯片局部发热更高的区域，工具可以增加更多互连或通孔，把热量更快导向衬底并释放出去。
 
背面供电+GAA：收益开始量化，挑战也开始暴露
 
除了18A-P本身，英特尔还将在VLSI研讨会上发表多篇与18A相关的论文，其中包括背面供电以及背面供电加GAA的系统研究。
 
其中一篇关于18A局部电路设计的论文显示，背面供电可让压降幅度降低约10倍。压降是电力从连接处传递到晶体管过程中损失的电压，压降越大，晶体管实际得到的电压越低，性能和稳定性都会受影响。通过PowerVia直接从背面供电，英特尔观察到约5%到6%的频率提升，以及超过15%的动态功耗降低。这组数字的价值在于，它让背面供电的收益从概念走向量化。此前行业普遍认为背面供电有利于降低IR drop、改善布线资源，但真正决定客户是否采用的，是它在真实电路和系统层面能带来多少可测量收益。
 
英特尔同时也提到了一些挑战。比如，在高电压下如何调节频率；在更低阈值电压下，器件更容易受到局部版图效应影响。所谓局部版图效应，是指晶体管或互连的局部几何布局差异，会导致器件性能和电学特性发生可测变化。
 
这说明BSPD+GAA并不是没有代价。它带来了更高性能潜力，也带来了更复杂的建模、验证和设计约束。先进制程进入这一阶段后，代工厂比拼的不只是制造能力，还包括DTCO、EDA协同、设计规则稳定性和客户支持能力。
 
这又回到了Chris Auth开场讲的“信任”。客户真正需要相信的，不只是英特尔能做出GAA和背面供电，而是相信英特尔能把这些复杂技术包装成可用、可预测、可量产的设计平台。
 
CFET、GaN与钌互连：英特尔的新材料探索
 
在18A-P之外，英特尔还预告了三类更偏研究性质的VLSI论文，分别指向CFET、GaN与硅集成，以及铜互连之后的新材料方案。
 
 
 
CFET，即互补型场效应晶体管，被Chris Auth称为下一步预期中的重大变革。当前GAA晶体管已经把沟道从FinFET时代的鳍式结构推进到纳米片或纳米带结构，而CFET进一步将NMOS和PMOS上下堆叠，从而突破传统平面布局限制，继续推动逻辑密度提升。
 
第二类研究是GaN与硅晶圆集成。GaN具备高击穿电场、高电子迁移率等优势，长期用于功率和射频领域。英特尔关注的是如何将GaN与CMOS逻辑集成在同一颗芯片或同一晶圆体系中。这一方向如果成熟，可能为未来高效电源管理、片上电源转换、射频与逻辑融合提供新的技术基础。
 
第三类研究指向互连材料。随着互连线宽继续缩小，铜开始逼近其物理极限。在小于20nm级别的互连结构中，铜的电阻、可靠性和尺寸效应问题会变得更加突出。钌被视为潜在替代材料之一。英特尔将在论文中讨论小尺寸互连线中采用钌的若干方案。
 
这三条研究线背后，透露出英特尔试图重新定义先进制程路线的野心：近端靠18A和18A-P推动量产，中期靠BSPD+GAA形成差异化，远期则布局CFET、GaN集成和Beyond Copper互连。这是一条从产品节点到基础研究的连续技术叙事。
 
结语
 
英特尔这次沟通真正想传达的，并不是“18A-P又提升了多少性能”这么简单。更深层的信号是：Intel Foundry正在试图把自身从一个拥有先进技术储备的制造公司，转变为一个能够让外部客户放心押注的先进代工平台。
 
18A证明的是RibbonFET和PowerVia能否进入量产窗口；18A-P证明的则是，英特尔能否在18A基础上按计划推出增强版本，并提供更丰富的器件选项、更灵活的Vt组合、更好的热管理、更低的via电阻，以及更可预测的设计闭合环境。
 
先进制程代工市场的下半场战役，好戏才刚刚开场。